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使用PLD的三相正弦波电压发生器的电路设

发布时间:2019-11-25 07:25:46

使用PLD的三相正弦波电压发生器的电路设计 - FPGA/CPLD - 电子工程

使用本设计实例中的电路可以开发并实现一台轻型、无噪声、廉价的三相、60Hz正弦波电压发生器。尽管其目标是用于测试电源控制器的电路,但它也可以用于需要具有120°相对相位差的三个正弦波的其它应用。IC1是一只22V10 PLD(可编程逻辑器件),它产生三个三相、60 Hz方波电压。IC1的内部寄存器Q0、Q1与Q2位使Q3位设定为领先Q4位 120°,并使Q5位设定为落后Q3位240°(图1)。将IC1的时钟频率设为748Hz,可在Q3、Q4和Q5产生60Hz输出。

IC1的三个方波输出电压(Q3、Q4和Q5)分别驱动IC2、IC3和IC4(图2),三只Maxim MAX294八阶低通开关电容滤波器产生三个2V正弦波(图2)。IC5(555时基电路)接成非稳态振荡器,产生一个6kHz、TTL电平源,为所有三个滤波器提供时钟,其频率是所需60Hz输出频率的10倍。每个滤波器输出处有一只100nF的隔直电容器,以保证三相输出的摆幅相对于地为+2 V -2V。注意每个滤波器都会将输出反相,相对其输入方波产生一个180°相移。

图3描述了IC1各输出之间的相位关系。

该公式转换为设定/复位信号,当将它们加在IC1的一个6位定序器块上时,产生64个逻辑状态。输出Q5、Q4和Q3表示三个最高有效位,而Q2、Q1和Q0表示三个最低有效位。在转换后,一个模拟的Basic程序产生用于IC1定序器和逻辑状态的熔丝编程码。虽然只用16个逻辑状态就能定义定序器的功能,但剩下的48个状态也需要定义,以避免异常动作。

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